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Micrel, Inc.
KSZ8841-PMQL
October 2007
45
M9999-100407-1.5
Bit
Default
R/W
Description
3
00
RO
EECB EEPROM Status Bits
Bit 3: Data receive from EEPROM. This bit directly reflects the value of
the EEDI pin.
2
00
RW
EECB EEPROM Control Bits
Bit 2: Data In to EEPROM. This bit directly controls the device’s the
EEDO pin.
1
00
RW
EECB EEPROM Control Bits
Bit 1: Serial Clock. This bit directly controls the device’s the EESK pin.
0
00
RW
EECB EEPROM Control Bits
Bit 0: Chip Select. This bit directly controls the device’s the EECS pin.
Memory BIST Info Register (Offset 0x0214): MBIR
The following table shows the register bit fields.
Bit
Default
R/W
Description
15-13
0x0
RO
Reserved
12
-
RO
TXMBF TX Memory Bits Finish
When set, it indicates the Memory Built In Self Test has completed for
the TX Memory.
11
-
RO
TXMBFA TX Memory Bits Fail
When set, it indicates the Memory Built In Self Test has failed.
10-5
-
RO
Reserved
4
-
RO
RXMBF RX Memory Bits Finish
When set, it indicates the Memory Built In Self Test has completed for
the RX Memory.
3
-
RO
RXMBFA RX Memory Bits Fail
When set, it indicates the Memory Built In Self Test has failed.
2-0
-
RO
Reserved
Global Reset Register (Offset 0x0216): GRR
This register holds control information programmed by the CPU to control the global soft reset function.
Bit
Default
R/W
Description
15-1
0x00
RO
Reserved
0
RW
Global Soft Reset
1 = Software reset active
0 = Software reset inactive
Soft reset will affect all of the registers except PCI configuration
registers.
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